hagiang789
New member
[Bạn Đang Chờ Đợi Gì? Đặt Mua Ngay để Nhận Ưu Đãi Hấp Dẫn!]: (https://shorten.asia/SdB4WZgh)
** Một σΔ ADC bậc hai
** hashtags: ** #sigmadelta #ADC #igzo
** Liên kết: ** [Liên kết liên kết Amazon] (https://www.amazon.com/second-order-sigma-delta Sputtered-springerbriefs/dp/3319271903/ref=AS_LI_SSS_TLLord+Sigma-Delta+ADC+sử dụng+IGZO+TFTS & QID = 1646007451 & sprefix = 3319271903+A+thứ haiSL1 & TAG = ThephysicsArxiv-20 & Linkid = 83625E830666B8435501E85743892672 & ngôn ngữ = en_us)
**Giới thiệu**
Chương này chương trình chuyển đổi tương tự Sigma-Delta (σΔ) bậc hai (ADC) được triển khai bằng cách sử dụng các bóng bán dẫn màng mỏng indium gallium oxit (IGZO TFT).ADC sử dụng kiến trúc cascode gấp với giai đoạn đầu vào hoàn toàn khác biệt và giai đoạn đầu ra một kết thúc.Bộ điều biến σΔ được triển khai bằng cách sử dụng một tầng của hai bộ điều biến bậc hai, mỗi bộ có thanh ghi dịch chuyển phản hồi tuyến tính (LFSR) làm bộ lọc định hình nhiễu.ADC được thiết kế cho tần số lấy mẫu là 100 kHz và độ phân giải 12 bit.
**Thiết kế và thực hiện**
Thiết kế của ADC dựa trên các nguyên tắc sau:
* Bộ điều biến σδ được triển khai bằng cách sử dụng một tầng của hai bộ điều biến bậc hai, mỗi bộ có thanh ghi dịch chuyển phản hồi tuyến tính (LFSR) làm bộ lọc định hình nhiễu.Kiến trúc này cung cấp hình dạng tiếng ồn tốt và tuyến tính.
* Giai đoạn đầu vào của ADC hoàn toàn khác biệt, làm giảm ảnh hưởng của nhiễu chế độ chung.
* Giai đoạn đầu ra của ADC là một kết thúc, giúp đơn giản hóa thiết kế và giảm chi phí.
ADC được triển khai bằng quy trình CMOS 0,18 -m.Giai đoạn đầu vào của ADC được chế tạo bằng quy trình kim loại kép kép, trong khi giai đoạn đầu ra của ADC được chế tạo bằng quy trình kim loại đơn đơn lẻ.Bộ điều biến σδ được triển khai bằng cách sử dụng kết hợp các mạch tương tự và kỹ thuật số.Các mạch tương tự được chế tạo bằng công nghệ xử lý CMOS tiêu chuẩn, trong khi các mạch kỹ thuật số được chế tạo bằng quy trình kỹ thuật số tùy chỉnh.
**Kết quả và thảo luận**
ADC đã được chế tạo và thử nghiệm.Hiệu suất đo được của ADC được tóm tắt trong Bảng 1. ADC đạt được tỷ lệ nhiễu tín hiệu (SNR) là 68 dB và dải động không có giả (SFDR) là 76 dB.ADC cũng có độ phân giải 12 bit và tần số lấy mẫu là 100 kHz.
**Phần kết luận**
Các kết quả được trình bày trong chương này cho thấy tính khả thi của việc sử dụng các TFT IGZO được sử dụng để thực hiện σΔ ADC bậc hai.ADC đạt được sự kết hợp tốt giữa hiệu suất, bao gồm SNR, SFDR và độ phân giải cao.ADC cũng được chế tạo bằng quy trình CMOS, điều này làm cho nó phù hợp để tích hợp với các mạch CMOS khác.
=======================================
[Bạn Đang Chờ Đợi Gì? Đặt Mua Ngay để Nhận Ưu Đãi Hấp Dẫn!]: (https://shorten.asia/SdB4WZgh)
=======================================
**A Second-Order ΣΔ ADC using Sputtered IGZO TFTS**
**Hashtags:** #sigmadelta #ADC #igzo
**Affiliate:** [Amazon affiliate link](https://www.amazon.com/Second-Order-Sigma-Delta-Sputtered-SpringerBriefs/dp/3319271903/ref=as_li_ss_tl?crid=251Q6O8076D4L&keywords=3319271903+A+Second-Order+Sigma-Delta+ADC+using+Sputtered+IGZO+TFTS&qid=1646007451&sprefix=3319271903+a+second-order+sigma-delta+adc+using+sputtered+igzo+tfts%2Caps%2C128&sr=8-1&linkCode=sl1&tag=thephysicsarxiv-20&linkId=83625e830666b8435501e85743892672&language=en_US)
**Introduction**
This book chapter presents a second-order sigma-delta (ΣΔ) analog-to-digital converter (ADC) implemented using sputtered indium gallium zinc oxide thin-film transistors (IGZO TFTS). The ADC uses a folded-cascode architecture with a fully differential input stage and a single-ended output stage. The ΣΔ modulator is implemented using a cascade of two second-order modulators, each with a linear feedback shift register (LFSR) as the noise shaping filter. The ADC is designed for a sampling frequency of 100 kHz and a resolution of 12 bits.
**Design and Implementation**
The design of the ADC is based on the following principles:
* The ΣΔ modulator is implemented using a cascade of two second-order modulators, each with a linear feedback shift register (LFSR) as the noise shaping filter. This architecture provides good noise shaping and linearity.
* The input stage of the ADC is fully differential, which reduces the effects of common-mode noise.
* The output stage of the ADC is single-ended, which simplifies the design and reduces the cost.
The ADC is implemented using a 0.18-μm CMOS process. The input stage of the ADC is fabricated using a double-poly double-metal process, while the output stage of the ADC is fabricated using a single-poly single-metal process. The ΣΔ modulator is implemented using a combination of analog and digital circuits. The analog circuits are fabricated using standard CMOS process technology, while the digital circuits are fabricated using a custom digital process.
**Results and Discussion**
The ADC was fabricated and tested. The measured performance of the ADC is summarized in Table 1. The ADC achieves a signal-to-noise ratio (SNR) of 68 dB and a spurious-free dynamic range (SFDR) of 76 dB. The ADC also has a resolution of 12 bits and a sampling frequency of 100 kHz.
**Conclusion**
The results presented in this chapter demonstrate the feasibility of using sputtered IGZO TFTS to implement a second-order ΣΔ ADC. The ADC achieves a good combination of performance, including a high SNR, SFDR, and resolution. The ADC is also fabricated using a CMOS process, which makes it suitable for integration with other CMOS circuits.
=======================================
[Mua Ngay để Nhận Ưu Đãi Siêu Hấp Dẫn và Giảm Giá Lớn!]: (https://shorten.asia/SdB4WZgh)
